Implementation of an application-specific integrated circuit interference rejection combining hardware accelerator for a physical random access channel

Abstract

As 5G and future 6G networks grow denser, interference will degrade the physical random access channel (PRACH) reliability, compromising initial network access. This thesis addresses this challenge by presenting the design, implementation, and evaluation of an application-specific integrated circuit (ASIC) hardware accelerator for an interference rejection combining (IRC) algorithm. The accelerator executes the core IRC functions: computation of the disturbance covariance matrix, Cholesky decomposition, and signal whitening via forward substitution, to spatially filter interference. The accelerator was implemented using very high-speed integrated circuit hardware description language (VHDL) and synthesised for a 5nm Taiwan Semiconductor Manufacturing Company (TSMC) technology node using Synopsys Design Compiler. Its performance was evaluated via post-synthesis analysis of silicon area, power consumption, and reached clock frequency. The results demonstrate that the accelerator can be integrated with low overhead, increasing the area of a baseline PRACH receiver by < 10% and its total power by < 25% at maximum frequency. The ASIC implementation proved to be more area-efficient and performant than a logic-equivalent design derived from a prior 10nm FPGA prototype; for a direct architectural comparison, the extracted IRC logic was synthesised for the same 5nm technology node. A key finding is the trade-off between performance and power efficiency: maximum power efficiency is achieved at a low to moderate clock frequency, rather than at the highest performance point. This work concludes that dedicated hardware acceleration of IRC can feasibly and efficiently enhance PRACH reliability in future wireless networks, supporting the integration of the IRC algorithm into PRACH receivers within a baseband system-on-chip (SoC).

5G- ja tulevaisuuden 6G-verkkojen tihentyessä häiriöt heikentävät merkittävästi fyysisen hajasaantikanavan (PRACH) luotettavuutta, vaarantaen verkkoon yhteyden muodostamisen. Tätä haastetta varten tässä diplomityössä esitellään sovelluskohtaisen integroidun piirin (ASIC) laitteistokiihdyttimen suunnittelu, toteutus ja arviointi häiriöntorjunta-algoritmille (IRC). Kiihdytin toteuttaa keskeiset IRC-toiminnot: häiriönkovarianssimatriisin laskennan, Cholesky-dekomposition ja signaalin valkaisun, joiden avulla se suodattaa häiriötä. Kiihdytin toteutettiin VHDL-laitteistokuvauskielellä ja syntetisoitiin 5 nanometrin TSMC-teknologialle Synopsys Design Compiler -työkalulla. Sen suorituskykyä arvioitiin synteesin jälkeisellä analyysillä, jossa tarkasteltiin pinta-alaa, tehonkulutusta ja saavutettua kellotaajuutta. Tulokset osoittavat, että kiihdytin voidaan integroida järjestelmään pienellä lisäkuormalla: se kasvattaa PRACH-referenssivastaanottimen pinta-alaa alle 10% ja kokonaistehonkulutusta alle 25% maksimitaajuudella. ASIC-toteutus osoittautui myös pinta-alaltaan tehokkaammaksi ja suorituskykyisemmäksi kuin vastaava, aiemmasta 10 nm:n ohjelmoitava porttimatriisi- (FPGA) prototyypistä erotettu IRC-logiikka, joka syntetisoitiin samalle 5 nm:n teknologialle suoraa arkkitehtuurista vertailua varten. Keskeinen havainto oli kompromissi suorituskyvyn ja tehokkuuden välillä: maksimaalinen tehokkuus saavutettiin matalalla tai kohtalaisella kellotaajuudella, ei suurimmalla suorituskyvyllä. Työ osoittaa, että dedikoitu IRC-laitteistokiihdytys on toteuttamiskelpoinen ja tehokas ratkaisu PRACH-kanavan luotettavuuden parantamiseksi tulevaisuuden langattomissa verkoissa, tarjoten perustan IRC-algoritmin integroimiseksi PRACH-vastaanottimiin osana kantataajuusprosesointti-järjestelmäpiiriä (SoC).